Título
Diseño de un amplificador Lock In con circuito de alineación de fase en tecnología CMOS de 0.18 µm
Autor
MISAEL YERENA MORA
Colaborador
MARIA TERESA SANZ PASCUAL (Asesor de tesis)
Belén Teresa Calvo López (Asesor de tesis)
Nivel de Acceso
Acceso Abierto
Materias
Resumen o descripción
En este trabajo se diseñó un amplificador lock in en tecnología CMOS de 0.18μm, formado por un amplificador sensible a fase y un circuito de alineación de fase. El amplificador sensible a fase consiste en bloque Amplificador-Modulador basado en una arquitectura de amplificador que utiliza un par diferencial de entrada Flipped Voltage Follower con resistencias lineales de degeneración Rᵪ y carga R🇱, el cual proporciona una ganancia fija R🇱=Rᵪ de 40 dB, mientras que la demodulación queda embebida en la etapa de salida del transconductor, optimizándose así el diseño en términos de consumo de potencia y área. Para concluir la etapa de amplificación sensible a fase se ha diseñado un filtro activo pasa bajas en modo diferencial totalmente integrable. El circuito de alineación de fase se encarga de ajustar, con un control digital, la fase de la señal de referencia con respecto a la señal de interés. Para ello, utiliza fundamentalmente un comparador con histéresis, para detectar los cruces por V🇩🇩=2 del nivel en DC de salida, un desplazador de fase variable con un control digital, y un desplazador de fase fijo de 90°. La palabra de control digital se puede generar mediante un contador de 5 bits (propuesta 1) o bien mediante un registro de aproximaciones sucesivas (SAR), propuesta 2. En el primer caso es posible alinear las fases en un tiempo de 830ms con un error en fase máximo de ±8:6°, mientras que en el segundo caso es posible alinear las fases en un tiempo de 237ms, con un error en fase máximo de ±4:72°. Por ello se seleccionó la segunda propuesta para el diseño del sistema completo. El amplificador lock in resultante tiene una ganancia de 42dB, una reserva dinámica de 33.9dB y permite recuperar una señal de interés de ambientes ruidosos con un error inferior al 4:5%.
Editor
Instituto Nacional de Astrofísica, Óptica y Electrónica.
Fecha de publicación
marzo de 2019
Tipo de publicación
Tesis de maestría
Versión de la publicación
Versión aceptada
Recurso de información
Formato
application/pdf
Idioma
Español
Audiencia
Estudiantes
Investigadores
Público en general
Sugerencia de citación
Yerena Mora, M., (2019), Diseño de un amplificador Lock In con circuito de alineación de fase en tecnología CMOS de 0.18 µm, Tesis de Maestría, Instituto Nacional de Astrofísica, Óptica y Electrónica.
Repositorio Orígen
Repositorio Institucional del INAOE
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